信息科学实验中心2003年购买了永久license全套Cadence公司EDA设计工具软件，2009年升级了“定制与模拟设计”大学计划工具包。2011年12月自筹资金购置“数字设计”大学计划工具包，2013年6月用自筹资金购置安装“封装与PCB设计”大学计划工具包。
（一）数字设计工具包主要软件（2011）
（1）数字芯片前端设计/逻辑设计（Front-End Design/ Logic Design）
lEncounter RTL Compiler
同时支持时序、面积和功耗优化。基于物理信息的RTL级别优化和分析，采用物理布局评估时序而非不准确的线负载模型；通过多阈值优化、多阶时钟门控、多电压设计、电源关断技术、以及状态保留电源关断等技术优化降低功耗。
lEncounter RTL Compiler with Physical
嵌入Encounter Digital Implementation System布局引擎，内置布线拥塞预防、分析和修复特性；合成GUI中集成物理查看器。
l Encounter Conformal Constraint Designer (CCD)
从RTL到布局自动验证和完善时序约束，在早期发现时钟域交叉问题，检查模块级和顶层约束的创建和集成；SDC Advisor创建初始约束。
l Encounter Conformal ECO Designer
结合自动ECO（工程设计更改）分析、ECO逻辑优化和设计网表修改，对掩模前后ECO网表提供自动化、可预测性和设计综合，具有逻辑等效性检查解决方案。
l Encounter Conformal Equivalence Checker
无需使用测试向量，从RTL到布局实现精确的缺陷检测和纠正。验证复杂算法逻辑、定制内存和定制数字逻辑。通过使用高级晶体管提取技术和等价检查（GXL配置），确保RTL模型执行与在芯片中实现的对应晶体管电路的相同功能。
l Encounter Conformal Low Power
创建和验证功耗规范。结合低功耗等价检查和结构化、功能性检查，支持高能效设计的全芯片验证，优化漏电和动态功耗的设计。
l Encounter DFT Architect
基于逻辑综合，支持完整和部分扫描，JTAG (1149.1/6)插入和验证，I/O测试；支持BIST解决方案，自动化产品中时钟生成(OPCG)，以及面向静态和基于过渡的测试方案(ATPG)的脚本生成。支持低功耗和多电源多电压设计。
（2）数字实现
l Encounter Digital Implementation System （EDI）
物理实现千兆门/GHz、低功耗和混合信号设计。EDI支持RTL综合、芯片可行性分析、全芯片虚拟原型设计、数字实现；执行同步时序和SI（信号完整性）优化和分析，提供全局时序、功耗和时钟调试与诊断；支持带有集成功能的并发芯片/封装设计和优化，允许3D堆叠裸片设计的布局规划、实现和分析。
l Encounter Power System （ EPS ）
提供功耗和电源完整性分析。包括分布式片上功耗、电压降落、电源网络电迁移和热分析视图。具有完整RTL和门级VCD与SAIF支持的早期功耗估计，支持去耦合电容优化和电源开关优化。创建裸片模型，用于片上分析优化封装设计并接受封装加载信息。
l Encounter Timing System （ETS）
支持多CPU的静态时序分析(STA)环境，面向布局和布线优化以及签收验证。全局时序调试功能识别时序和约束问题的根源。进行高级时序分析、功耗分析、信号完整性(SI)分析以及统计延迟建模，为实际芯片性能提供精确预测。
l Clock Concurrent Optimization
时钟同步优化技术，又称为Copt技术，应用于高速内置处理器与复杂SoC。同时进行物理优化和时钟树优化，整合了时序驱动布局、有用偏移时钟树综合，增量式物理优化，物理时钟门控和后时钟树优化。
l Encounter True-Time ATPG
为小延时缺陷，自动生成功耗敏感型与时序敏感型测试向量，提供基于故障的建模能力和门级全覆盖的基础。
l Cadence QRC Extraction
快速并且准确地提供并分析全芯片的寄生参数。
l Encounter Library Characterizer
自动生成最新建模格式的库，加速特征化和重新特定化的过程。
“数字设计”大学计划工具包软件列表如下（2011）：
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产品名称 |
功能描述 |
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Encounter (TM) Conformal - GXL |
Conformal Equivalency Checker |
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Encounter (R) Conformal Constraint Designer - XL |
Conformal Constraint Designer |
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CCD Multi-Constraint Check Option |
Conformal Constraint Designer |
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Encounter Conformal Low Power - GXL |
Conformal Low Power |
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Encounter Conformal ECO Designer - GXL |
Conformal ECO Designer |
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PacifIC Static Noise Analyzer for Custom Digital ICs |
Digital Nm Analysis |
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Encounter Low Power GXL Option |
Place & Route |
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Encounter Mixed Signal GXL Option |
Place & Route |
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Encounter Digital Implementation System XL |
Place & Route |
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Encounter Advanced Node GXL Option |
Place & Route |
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Encounter DFM GXL Option |
Place & Route |
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Encounter Library Characterizer - GXL |
Digital Nm Analysis |
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Encounter Power System XL |
Digital Nm Analysis |
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EPS Advanced Analysis GXL Option |
Digital Nm Analysis |
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Encounter Diagnostics Engine Pack – XL |
Encounter Diagnostics |
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Encounter Diagnostics Basic |
Encounter Diagnostics |
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Option to RC - DFT Architect Basic |
Encounter DFT Architect |
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Option to RC - DFT Architect Advanced |
Encounter DFT Architect |
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Encounter True Time ATPG Basic |
Encounter True-Time ATPG |
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Encounter True Time ATPG Advanced |
Encounter True-Time ATPG |
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First Encounter - XL |
Design Planning |
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Cadence(R) NanoRoute Ultra SoC Routing Solution |
Place & Route |
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Encounter Timing System-XL |
Design Planning |
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ETS Advanced Analysis GXL Option |
Design Planning |
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Cadence(R) QuickView Layout and Mask Data Viewer |
CSV Verification |
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Cadence(R) QuickView Layout Data Viewer |
CSV Verification |
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Cadence(R) QuickView Mask Data Viewer |
CSV Verification |
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Cadence QRC Extraction - XL |
Extraction |
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Cadence QRC Advanced Analysis GXL Option |
Extraction |
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Cadence QRC Advanced Modeling GXL Option |
Extraction |
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Encounter RTL Compiler - XL |
RTL Compiler |
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Encounter RTL Compiler - GXL option |
RTL Compiler |
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Encounter RTL Compiler with physical |
RTL Compiler Physical |
（二）定制与模拟设计工具包主要软件（2009）
（1）Virtuoso 前端/电路设计仿真
l Virtuoso Analog Design Environment（ ADE ）
设计仿真环境。通过Virtuoso ADE，用户可以在设计中加入寄生预估并进行仿真、对比；利用优化算法提高良率；进行高级匹配和敏感度分析。
l Virtuoso Accelerated Parallel Simulator (APS)
针对复杂的模拟、RF、混合信号模块和具有成千上万个元件的子系统，以全Spectre精度实现可扩展性能和容量。与Virtuoso定制设计平台紧密集成，允许设计者在相同环境中接收和传递设计意图，并提供Virtuoso Spectre仿真器的所有晶体管级分析功能。
l RF Design Methodology Kit
包含采用和实现面向混合信号SiP的高级封装设计技术所需的所有特性。
Cadence SiP RF Architect为RF/模拟设计提供统一的电路图和仿真环境。Cadence SiP RF Layout实现基板布局布线、裸片堆叠创建和封装级集成和优化。Cadence SiP Digital SI实现仿真、提取和编辑功能。在IC和基板级别，直接为I/O协同设计导入IC器件封装；在系统级执行高效的裸片堆叠装配、DRC和SI分析，集成数字SI分析和互联提取，提供一个包含组件、模型和仿真/验证计划的库，与Encounter®数字和Virtuoso® RF/模拟的设计技术相集成，管理电感综合和无源器件建模。
l Virtuoso AMS Designer
面向模拟、射频、存储器和混合信号SoC的设计与验证，综合了Virtuoso面向混合信号设计与验证的全定制环境，还综合了面向数字验证的Incisive功能验证平台。
（2） Virtuoso 设计版图和验证
l Virtuoso Layout Suite （VLS）
定制版图的创建工具，在器件、单元和模块级支持全定制数字、混合信号和模拟电路设计。
l Virtuoso Chip Assembly Router
由约束和设计规则驱动的交互式、完全自动化的基于形状的布线器，在定制数字、混合信号和模拟设计的任意层级互联。
l Virtuoso Digital Implementation
在混合信号设计中实现数字模块的自动化。针对混合信号设计中的小型数字组件自动执行综合、布局布线、以及时序闭合。与Encounter® RTL Compiler和Encounter Digital Implementation System集成，支持有限容量（前者200k/后者50k例化单元）RTL-to-GDSII的解决方案。
（3）Design Sign Off 设计签收
l Cadence Physical Verification System （PVS）
面向纳米设计的高性能DRC/LVS，SoC级签收解决方案。
l Virtuoso DFM
允许设计者针对物理效应的影响识别、分析并自动优化设计的片上参数，例如光刻、掩模板、OPC、刻蚀和RET；以及多种与取决于版图的效应，例如光刻、层叠、CDS效应(context-dependent stress)、张力、近阱效应，和多种意外延展效果，例如浅沟槽隔离和接触点至接触点间距等。
l Cadence Litho Electrical Analyzer
Cadence LEA光刻电子分析器帮助设计师识别、分析并最小化由工艺变化引起的参数问题。过对光学临近效应修正、光刻工艺和化学机械研磨的模拟，提供完整的电学可制造性分析，并能方便集成到现有的物理库、IP、模拟和数字电路设计流程中。
l Cadence Litho Physical Analyzer （LPA）
基于模型的设计可制造性检查和轮廓形状预测。LPA 基于光学临近效应修正和光刻仿真模型，对设计版图做光刻可制造性分析，提供DFM热点检测和纠正功能，借助于Cadence Litho Electrical Analyzer作电学DFM分析。
l Assura Physical Verification
提供设计规模检查和版图、原理图网表一致性验证，从而提高全定制IP的良率。
l Cadence Chip Optimizer
使用基于3D空间的方法进行建模、分析并优化版图，使其满足电气约束、制造规则。
l Virtuoso Multi-Mode Simulation
通过连接业界领先的仿真引擎为贯穿整个设计周期的无缝仿真提供全面的设计和验证。
l Virtuoso Power System
使用定制方法学对全部的设计实现进行有效的功耗和信号完整性分析。
l Virtuoso Schematic Editor
为模拟、定制数字、射频以及混合信号设计的从前端到后端流程提供完整的设计和约束组合环境。
l Virtuoso UltraSim Full-Chip Simulator
为大规模定制模拟、数字、混合信号、射频、存储器以及片上系统电路提供晶体管级验证所需的容量、精度和速度。
l Virtuoso Spectre Circuit Simulator
快速和精确的SPICE级仿真器，分析模拟以及数模混合电路。
Encounter Diagnostics
具有准确的容量和精确度诊断能力。加速芯片生产并通过器件和故障模型优化提高良率。
l Cadence QuickView Layout and Manufacturing Data Viewer
使工程师可以观察和导入符合多种业界标准的工艺制造数据
（三） 封装与PCB设计工具包主要软件（2013年6月）
（1） PCB设计
l Allegro FPGA System Planner （FSP）
为FPGA-PCB协同设计提供引脚分配。
l Allegro PCB Designer
提供RF/模拟设计与混合信号设计环境，交互式的布局规划与器件布局。管理网络属性规划、时序、串扰、层级布线与几何约束。
l Allegro PCB SI
为电气分析与约束提供高级互联建模，提供预布局和布局验证的信号完整性（ SI）分析。Allegro PCB供电网络（ PDN ）分析选项提供配电特性的建模。
l Allegro Design Authoring
原理图设计解决方案，其中包括EDIF接口和Verilog仿真模型。支持行为和结构的描述。为常用TTL，CMOS ECL，记忆体，GaAs和接口提供一个综合的Verilog仿真模型库。
（2）SiP系统封装
l Allegro Package Designer
用于约束驱动的次层互联设计、提取、建模与信号完整性分析。支持全面的前端到后端物理实现流程，用于IC封装设计，提供全面的设计规则与电气约束驱动的布局，用Cadence 3D Design Viewer对整个设计进行建模。
l Cadence 3D Design Viewer
使IC封装工程师用精确3D模型进行全面的丝焊设计规则检查。工程师可以在图片上移动和缩放，从任意角度查看设计细节。
l Cadence SiP Co-Design
不同地区工作的设计团队有效交流设计变化。
l Cadence SiP Digital SI
为源同步和串行接口提供仿真环境，三维场解算器在早期解决性能问题并允许进行大规模布线调试、信号完整性分析和IC封装设计建模解决方案。用来验证有大量高速信号的设计以及应用在多种gigahertz（MGH）频率范围内的设计，特别注重于串行接口的设计（SERDES）。
l Cadence SiP Digital Architect
通过IC芯片与SiP基板及PCB系统的协同设计方法学, 提供了一个用于早期设计规划，评估和权衡的环境。对于混合信号设计，模拟/混合信号子模块的连接，可以从Virtuoso环境中导入。
l Allegro System Architect
在传统的HDL设计环境中，针对大规模复杂设计，提供一种加速设计的表格输入方式的原理图创建工具。
l Cadence OrCAD FPGA System Planner
FPGA-PCB协同设计工具。能够让用户给一个FPGA自动创建优化后的管脚分配。
l Cadence OrCAD PCB Designer
一个成熟，简单易用，并含有可扩展性的PCB设计工具。
l Cadence OrCAD Signal Explorer
提供研究、分析和规划网络的拓扑结构的工具。支持在设计任意阶段做前仿或后仿。
l Cadence PSpice A/D and Advanced Analysis
快速的模拟混合信号电路仿真工具，支持蒙特卡洛分析。
l Allegro Package SI
为使用精确的三维仿真模型的IC封装设计提供了一个虚拟原型设计和仿真环境。
l Cadence SiP Digital Layout
提供一个完整的约束规则驱动的基板布线和互连的环境，包括三维芯片堆叠的创建/编辑和全面的基板设计制造（DFM）。
l Cadence SiP RF Architect
为射频/模拟IC和复杂的IC封装基板提供了单一的原理图和仿真解决方案。基于Pcell技术，支持封装的板级无源结构。
l Cadence SiP RF Layout
提供一个完整的约束规则驱动的基板布线和三维互连的环境。可以在布线后提取寄生参数，包括板级无源网络结构的提取。
l Cadence Virtuoso SiP Architect
可对射频/模拟IC加复杂封装基板提供统一的电路图、仿真方案。支持基于Pcell的封装基板级无源结构。支持芯片-封装的协同设计。
l Allegro Design Entry CIS
原理图编辑工具，支持模块复用，共享优化方式的层次化设计。并自动集成FPGA和PLD。
l Allegro Design Entry HDL
集原理图设计，PCB设计及仿真于一体的约束驱动的设计工具。支持各种设计约束，设置网络类型，总线，差分对，扩展网络（Xnet）。
l Allegro Design Publisher
转换PCB设计及原理图设计成包含丰富设计信息的PDF工具。
l Allegro Design Workbench
创建协同设计环境的工具。支持库的管理和同步，设计数据的管理以及流程控制。
l Allegro PCB Librarian XL
加速创建和验证，原理图元件，PCB封装和元件模型的工具。
（四）2003年购置的全套Cadence（永久license ）
2003年购置Cadence全套EDA软件，2004年进行了升级。软件清单如下：
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工具包 |
软件名称 |
备注 |
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定制集成电路
Custom Integrated Circuits |
Virtuoso(R) Schematic Composer VHDL Interface |
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Virtuoso(R) Schematic Composer Verilog(R) Interface |
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Virtuoso(R) Schematic Composer |
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Cadence(R) Analog Design Environment |
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Virtuoso(R) Compactor |
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Virtuoso(R)-XL Layout Editor |
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Cadence(R) Chip Assembly Router |
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Dracula(R) Graphical User Interface |
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Cadence(R) RC Network Reducer Option |
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Dracula(R) Physical Verification and Extraction Suite |
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Diva(R) Physical Verification and Extraction Suite |
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Cadence(R) SPICE |
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Spectre(R) Circuit Simulator |
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Spectre(R)-RF Simulation Option |
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Cadence(R) AMS Designer Environment |
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Cadence(R) AMS Designer Simulator |
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Virtuoso(R) Schematic Composer to design compiler integration |
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Virtuoso(R) EDIF 200 Reader |
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Virtuoso(R) EDIF 300 Connectivity Reader/Writer |
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Virtuoso(R) EDIF 300 Schematic Reader/Writer |
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Virtuoso(R) STREAM Interface |
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Virtuoso(R) CIF Reader |
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Virtuoso(R) CIF Writer |
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深亚微米设计
Deep Submicron Design |
Virtuoso(R)-XL Layout Editor |
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Cadence(R) Chip Assembly Router |
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Silicon Ensemble(TM)-PKS Optimization |
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Dracula(R) Physical Verification and Extraction Suite |
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CeltIC Crosstalk Analyzer for Cell-based Designs |
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设计验证
Design & Verification |
Cadence(R) NC-Sim Mixed-Language Simulator |
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Cadence(R) Simulation Analysis Environment |
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Cadence(R) Verification Cockpit |
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FormalCheck(R) Model Checker |
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BuildGates(R) Synthesis |
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系统设计
System Level Design |
Cadence(R) Hardware Design System 2000 |
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Cadence(R) Multimedia Design Kit |
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Cadence(R) Signal Processing Worksystem 2000 |
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Cadence(R) IS136 Verification Environment |
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Cadence(R) Signal Processing Worksystem link to NC Simulators |
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Cadence(R) GSM Verification Environment |
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Cadence(R) PCS CDMA Verification Environment |
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Cadence(R) Communication Library - Floating Point |
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Cadence(R) Communication Library - Fixed Point |
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Cadence(R) Wideband CDMA Library |
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Cadence(R) SPW Model Manager |
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|
Cadence(R) Wireless Local Area Networks Library |
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PCB设计
PCB Systems |
Concept(R) HDL Expert |
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|
PCB librarian expert |
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|
PCB design expert with Concept HDL |
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|
PCB mixed-signal expert |
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|
SPECCTRA Quest(TM) SI expert |
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|
Advanced Package Engineer Expert |
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中心概况
